module myAXI4Module(
  input          clock,
  input          reset,
  input          io_out_aw_ready,
  output         io_out_aw_valid,
  output [6:0]   io_out_aw_bits_id,
  output [31:0]  io_out_aw_bits_addr,
  output [7:0]   io_out_aw_bits_len,
  output [2:0]   io_out_aw_bits_size,
  output [1:0]   io_out_aw_bits_burst,
  output         io_out_aw_bits_lock,
  output [3:0]   io_out_aw_bits_cache,
  output [2:0]   io_out_aw_bits_prot,
  output [3:0]   io_out_aw_bits_qos,
  input          io_out_w_ready,
  output         io_out_w_valid,
  output [511:0] io_out_w_bits_data,
  output [63:0]  io_out_w_bits_strb,
  output         io_out_w_bits_last,
  output         io_out_b_ready,
  input          io_out_b_valid,
  input  [6:0]   io_out_b_bits_id,
  input  [1:0]   io_out_b_bits_resp,
  input          io_out_ar_ready,
  output         io_out_ar_valid,
  output [6:0]   io_out_ar_bits_id,
  output [31:0]  io_out_ar_bits_addr,
  output [7:0]   io_out_ar_bits_len,
  output [2:0]   io_out_ar_bits_size,
  output [1:0]   io_out_ar_bits_burst,
  output         io_out_ar_bits_lock,
  output [3:0]   io_out_ar_bits_cache,
  output [2:0]   io_out_ar_bits_prot,
  output [3:0]   io_out_ar_bits_qos,
  output         io_out_r_ready,
  input          io_out_r_valid,
  input  [6:0]   io_out_r_bits_id,
  input  [511:0] io_out_r_bits_data,
  input  [1:0]   io_out_r_bits_resp,
  input          io_out_r_bits_last
);
  assign io_out_aw_valid = 1'h0;
  assign io_out_aw_bits_id = 7'h0;
  assign io_out_aw_bits_addr = 32'h0;
  assign io_out_aw_bits_len = 8'h0;
  assign io_out_aw_bits_size = 3'h0;
  assign io_out_aw_bits_burst = 2'h0;
  assign io_out_aw_bits_lock = 1'h0;
  assign io_out_aw_bits_cache = 4'h0;
  assign io_out_aw_bits_prot = 3'h0;
  assign io_out_aw_bits_qos = 4'h0;
  assign io_out_w_valid = 1'h0;
  assign io_out_w_bits_data = 512'h0;
  assign io_out_w_bits_strb = 64'h0;
  assign io_out_w_bits_last = 1'h0;
  assign io_out_b_ready = 1'h0;
  assign io_out_ar_valid = 1'h0;
  assign io_out_ar_bits_id = 7'h0;
  assign io_out_ar_bits_addr = 32'h0;
  assign io_out_ar_bits_len = 8'h0;
  assign io_out_ar_bits_size = 3'h0;
  assign io_out_ar_bits_burst = 2'h0;
  assign io_out_ar_bits_lock = 1'h0;
  assign io_out_ar_bits_cache = 4'h0;
  assign io_out_ar_bits_prot = 3'h0;
  assign io_out_ar_bits_qos = 4'h0;
  assign io_out_r_ready = 1'h0;
endmodule
